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LPDDR关键信号如何解析?如何测试呢?

  DDR建立内存的初衷是加快内存的传输速度,以弥补内存带宽的不足。关键技术是双数据速率和预存取。在一个时钟周期中,DDR可以完成SDR只能在两个周期内完成的任务理论上是同速的DDR内存与SDR性能是内存的两倍以上,LPDDR拥有比同代DDR这种芯片主要用于移动电子产品等低功耗设备。
  DDR内存条来源于网络图侵删
  那么LPDDR关键信号该如何分析和接线有哪些要求呢?
  单端信号要求走5010,其中DQDM未单端信号,DQS为差分信号,
  DQS差分信号:走线宽度及差分线间距又PCB的叠层阻抗所决定
  DQ数据线:DQ线宽由PCB层叠阻抗决定,组内行走间距需要2。W原则(两条线路中心点之间的距离是线路宽度的两倍)
  DQS和DQ走线间距以及不同数据组之间的间距:走线需要大于2W
  DQS差异之间的最大延迟:1PS(1ps的延迟在PCB上大概对应6mil,因此,差异之间的等长控制要求为5mil不会出错)
  DQS和DQ的最大延迟:5PS(1ps的延迟在PCB上大概对应6mil,要求差分对之间的等长控制在30Mil以内)
  因为CLK与DQS最大延迟可以接受为150ps,也就是说,每个数据组只需要7500mil内等长,但一般控制在120mil以内
  数据信号组为8位为一个字节即为一组,但还需要包括DQS和DQM(DQ07,DQM,DQS)
  第二组信号为DQ8DQ15,DQM,DQS
  LPDDR的特点来源网络图侵删
  时钟走线
  差分阻抗为10010,线宽与差分线之间的距离由PCB由叠层决定
  由于时钟信号线不高频,上升边缘很陡,很容易干扰他人,所以我们需要做3W原则是与其他信号接线的净宽至少为3倍
  差分对最大的延迟为:1PS即6mil,通常按5mil等长设计
  时钟CLK与DQS之间允许的最大延迟为:150PS
  控制组
  CSN:片选信号,当CS为高时,所有信号无效,为输入信号,CS的参考电压为VREFFCA
  CKE:时钟使能,高使能,低禁止,为输入信号,CKE的参考电压为VREFFCA
  控组信号走线阻抗控制为5010,走线的宽度由PCB的叠层决定,控制信号需要控制3W原则
  控制信号与时钟之间的最大延迟为:5PS即30MIL
  地址组
  地址信号我们需要控制阻抗:5010,线路宽度PCB叠层是由阻抗需求决定的,需要控制线之间的宽度3W原则
  与SLK最大的延迟为:5ps,即30MIl
  在反射率测试系统中,激光粒度计的遮光比不应过大(超过50)或过小(低于)。当遮光比过大时,颗粒浓度过高,容易发生二次散射,测量结果误差增加。遮光比过低,样品中颗粒浓度过低,颗粒数量过少,试验结果的代表性很差,可能导致试验结果无效。因此,在测试过程中,应通过重复实验选择遮光比,以获得正确的测量结果。
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  LPDDR来源于网络图侵删
  关于DDR测试,在谷易电子DDR测试夹具行业应用中,整理几款对应的测试设备(仅供参考)
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