如果信号驱动源相同，请使用相同的信号名

　　随着功能复杂度的快速提升，对芯片的要求也是随着提高，所以现在一款芯片的开发，往往需要数十人，长达几个月的共同开发才能完成。
　　因为Verilog HDL的语法相对开放，所以每个人开发的Verilog HDL之间的差异也是非常的大。但是一个设计团队之间，进行RTL模块的交叉review、相互调用是非常频繁的事情，所以为了增强RTL代码的可移植性，以及review的效率，我们通常在一个项目开始的时候，会统一整理一个RTL编码规则，里面的内容包括，命名的规则、单词的缩略原则，一些标准电路的常用写法等等。往往这个编码规则会写的很具体，但是个人认为，这是非常有必要的。在前面的五篇文章中，我们已经聊了一些，今天的文章，我就继续来聊一聊一般常见的规则。
　　RTL推荐编码规则
　　如果信号的驱动源相同，则建议使用相同的信号名。它的好处是显而易见的，可以方便我们在trace信号的时候，很快的找到对应的信号。例如，对于全局复位信号和全局时钟信号，所有的信号都建议使用rst_n和clk，当然在多时钟域设计中，我们需要根据自己的需要进行命名，例如clk_sys对应系统时钟，clk_g对应clock gating时钟，并且我们在实例化的时候，尽量不要更改子module的端口信号，这样做的好处就是端口input/output信号定义比较统一，如果后面要被别的module调用，也可以十分方便。例如：
　　test0 u_test0（
　　.clk (clk_sys ),
　　.rst_n(rst_n)
　　）；
　　test1 u_test1（
　　.clk (clk_g ),
　　.rst_n(rst_n)
　　）；
　　上面两个例子中，其实是调用了两个不同的module test0和test1，我们在定义test0和test1的过程中，对于clock端口，都使用了相同的端口名clk，但是在实例化的时候，可以清楚的看到，test0 module的clk对应的是系统时钟clk_sys，test1 module的clk对应的是系统时钟clk_g，所以即使两个接入的clock并不相同，但是因为我们使用了相同的时钟名clk，所以在编写test0和test1的时候，我们是可以不管test0模块和test1模块，它们最终要接入哪个时钟，只需要在实例化的时候，接入对应的时钟即可。
　　当然，这样操作的前提是，我们在顶层定义的时候，要区别好子模块相互之间的信号命名，防止出现不同的module，接入了相同的信号（除过合理的模块调用）。
　　小结
　　编写RTL之前，整个顶层设计，包括各个模块的命名，信号的命名，都是需要提前规划好的，这样在后面的编写过程中，会显得这个设计，模块命名合理、清晰，便于阅读和维护。