14nm芯片的堆叠不能超过7nm的真相制程与工艺霸权

　　最近一则微博引发了很广泛的讨论:
　　随后被知名画师乌合麒麟转发:
　　随后形成了一场混乱的骂战:
　　这位画师博主贴了一张很长的图论证存在「芯片堆叠」技术, 我对他提到的技术进行了一些整理:
　　首先很不幸, 3D NAND 技术和 3D TriGate 技术并不是芯片的堆叠, 而是属于器件结构的堆叠.
　　Chiplets 也很不幸, Intel 的 Pentim D 一上场就被冠上「胶水双核」的骂名. 发热量巨大不说, 性能优势也不大, 问题是对手的工艺也没领先太多, 可以说胶水拖垮了整款产品.
　　AMD CEO 向公众展示对手的双核并非一个核心, 无法和自家的单芯片相比
　　实际上 Chiplets 只能说是提升了产品规格的灵活性, 如果本身工艺和架构不过关, 再怎么胶水都没用. 到了 Core 2 Quad 时代, Intel 再次发动了胶水四核大法, 此时 AMD 由于 K10 架构的 L3 缓存存在缺陷, 即便有这原生四核这一卖点, 但也被 Intel 压制.
　　AMD Zen 2 时代的 Chiplets 技术就属于欺负 7+12nm 欺负 Intel 那些 14nm 的老同志了.
　　但显然, Chiplets 不是叠加. 而且就算通过这种方法和更先进工艺进行「田忌赛马」, 不管是成本还是效率都不敢保证能超越.
　　而通过 TSV 技术, 通过硅穿孔实现芯片之间的堆叠, 早前使用在 HBM 显存上, 后来也应用到了 CPU 的 L3 Cache 上. 这才是芯片叠加, 但是要注意, HBM 是远超两块芯片的叠加, 而 3D-VCache 是 CPU 和缓存芯片的叠加, 再加上两块帮助核心散热的辅助硅片.
　　HBM 提供了更大的显存位宽, 降低了驱动电压
　　3D 堆叠缓存提供了两倍于原先 CPU 的缓存, 降低了平均访问内存的延迟和功耗, 提升了平均访问的带宽
　　还有一点要要搞清楚, 这两种叠加不同于刚才的 Chiplets 是为了在一个 package 内放更多的核心, 而是为了:
　　构建更多的引脚, 减少干扰, 提供更大的并行带宽
　　因此, 不管是需要更快显存的 GPU, 还是需要更大高速缓存的 CPU, 都可以通过 TSV 技术得益.
　　特别是 CPU, 如果强行造超大 Cache 会导致成本不可控(芯片面积提升一倍, 成本提升会超过一倍), 而把 Cache 和核心分别制造, 再通过 TSV 组合起来, 就能在更低的成本下提供相似的性能.
　　即便说这样会让 CPU 更难散热, 热密度更高, 但是由于减少了访问内存的等待和额外功耗, 提升了平均带宽, IPC 提升、功耗下降.
　　但是就算 14nm 能够做到 TSV 堆叠, 也不如直接在 7nm 上做到同样的功能.
　　再说句小学生都明白的道理: 既然 14nm 能堆叠, 那么 7nm 不也能?
　　所以说原博主的表述是很容易推翻的. 另外一点,  TSV 技术并非是 AMD 最初开发, 而是 TSMC(台积电, 晶圆代工制造商)开发的技术, 包括 Nvidia 需要使用 HBM 的产品也需要通过 TSMC 开发.
　　而海思只是一家芯片设计商, 它最多是拿到 TSMC 关于 TSV 技术的文档和支持, 从而可以通过这项技术开发. 但是要把海思说成「芯片堆叠」技术的开发者, 那就贻笑大方了.
　　视频版