台积电5纳米吊打英特尔10纳米？别纠结了，这只是数字游戏

　　北京时间 9 月 16 日，苹果在秋季第一场新品发布会上推出了自家新一代旗舰芯片 A14 Bionic，采用了台积电的 5nm 制程工艺。
　　而就在不久之前的 9 月 3 日凌晨，英特尔推出了 11 代移动酷睿处理器，采用的仍然是 10nm 工艺，并且还用了 SuperFin 技术来改善上一代 10nm 的不足。
　　如果只从制程工艺推进的情况来看，英特尔已经落后台积电两代。
　　回想 2014 年英特尔推出首款 14nm 处理器的时候，台积电还停留在 20nm。只是大家都没想到英特尔在 14nm 节点上停留了 5 年，直到 2019 年他们才推出 10nm 的处理器。
　　在这 5 年时间里，台积电后来居上，现在已经在工艺上领先了英特尔，明年他们就要上马 3nm 了，而英特尔大概率还会在 10nm 上停留。
　　看到这里，IT之家小伙伴们可能要问，曾经领先的芯片巨头英特尔，现在怎么就干不过台积电了？
　　进而就会引出一些问题，例如：英特尔笔记本处理器上的 x 纳米和我们手机上的 x 纳米是一回事吗？这 ＂x 纳米＂到底代表什么意思？
　　今天IT之家就和大家一起了解一番。一、到底什么是芯片的制程工艺？
　　倒着推，我们首先要知道大家经常挂在嘴边的 ＂x 纳米＂、＂x 纳米＂到底是什么。
　　这个话题讲细了，得涉及到半导体晶体管层面了。
　　还记得IT之家在《中国芯片新篇（二）：跨越式进击，第三代半导体》这篇文章里和大家讲的 ＂PN 结＂吗？
　　大家在阅读下面的内容前，一定先要看上面这篇文章的介绍，因为彼此紧密相连。
　　＂PN 结＂是制造晶体管要利用的基本特性，而晶体管和我们说的 ＂x 纳米＂紧密相关。
　　晶体管的种类有很多，具体内容相当复杂。为了方便大家理解，这里我们只抽取基本的原理来说明。
　　在上面这篇文章中我们讲到，＂PN 结＂形成时，我们可以通过外置电压来控制电流的通断。
　　我们以一个 NPN 半导体三极管为例。
　　它是用两个 N 型半导体夹住一个 P 型半导体，相当于将两个 PN 结拼起来，显然这时候整体是不导电的。
　　而且，由于这两个 PN 结的内建电场是相反的，因此无论我们对整体施加正向还是反向的电压，都只能打通其中一个 PN 结，无法让整体导电。
　　那怎样让整体导电呢？答案是需要再增加一个电压。
　　例如我们在左边的 PN 结中引入电源，其中左边的 N 型半导体施加负电压，P 型半导体施加正电压。
　　这时反向的外置电场就会打通左边的 ＂PN 结＂，让自由电子从 N 流向 P。
　　其中有少许电子会沿着电源正极流向负极，然后回到 N，如此循环。
　　与此同时，在整体上，我们也施加电源，其中左边的 N 型半导体施加负电压，右边的 N 型半导体施加正电压，
　　这时候，刚才从 N 到 P 的电子有很大一部分会在电场力作用下跨过 P，来到 N，然后从电源正极流向负极，回到左边的 N。
　　这时候，整体就导电了。
　　上面的介绍可能有些绕，大家可以辅助下面这张动图来看：
　　调整第一个电源的电压，就可以对整体电流起到放大或控制通断的效果。
　　这就是晶体管工作的基本原理。
　　了解了这些，我们就来看看现在常用的 MOSFET（金属 - 氧化物半导体场效应晶体管）是怎样的。
　　下面是一种 NMOSFET 的横截面图示：
　　它由一块 P 型半导体做衬底，然后在衬底左右两边挖两个沟，＂塞进＂N 型半导体，构成了 ＂NPN＂的结构，和我们刚才讲的一样。
　　左边的 N 型半导体上有一个电极，我们叫它 ＂源极（Source） ＂，右边的 N 型半导体上也有一个电极，叫做 ＂漏极（Drain） ＂，两者中间还有一个电极，叫 ＂栅极（Gate） ＂。
　　我们的目标是让电子从源极进入，经过中间的 P 型半导体，从漏极出来 。
　　能出来，说明晶体管通电，代表 ＂1＂；
　　出不来，说明晶体管断电，代表 ＂0＂。
　　我们现在在源极加上负电压，漏极加上正电压，试图让晶体管通电。
　　但是，通过刚才的说明我们知道，由于 ＂PN 结＂的存在，电子是不能经过 P 型半导体抵达漏极的。也就是没法通电。
　　怎么办呢？
　　我们就在中间的栅极上加一个正电压。
　　参照刚才那个例子 ，这时候，电子就能穿过 P 型半导体，来到漏极了，也就是半导体通电了。
　　关掉栅极上的电压，就又断电了。
　　可以看到，这个栅极很重要，它起到控制晶体管通电和断电的重要作用。
　　关键来了：这个栅极的宽度，其实就是我们所说的芯片的制程工艺 。
　　它的宽度为 14nm，就表明这个芯片的制程为 14nm，它的宽度为 5nm，那么这个芯片的制程就是 5nm。
　　当栅极的宽度越窄，晶体管也就能够做得越小，晶体管越小，单位面积就能放下更多晶体管，芯片的性能就越强。
　　可是呢，这个栅极宽度并不能做得无限窄，因为栅极变窄的同时，源极和漏极的距离也在变近，当距离近到一定程度时，就会发生彼此漏电的问题。
　　当栅极宽度小于 20nm 的时候，漏电率就会急剧增加；大约小于 7nm 的时候，就会产生量子隧穿效应，导致晶体管的特性难以控制。
　　量子隧穿的事我们先不谈，先说第一个漏电率的问题，怎么解决的呢？半导体行业给出的方案是改造晶体管的结构，采用 3D FinFET。
　　3D FinFET 其实就上把晶体管的源极和漏极从平面的改成立体的，竖了起来，然后栅极做成三面环绕源极和漏极的样子。
　　整个结构有点像鱼鳍，所以也叫鳍型 MOSFET。
　　这么做的好处是在宽度缩小的同时增加了栅极的接触面积，从而加强对电流的控制。
　　这个方案在后续不断改进中一直撑到今天，当然，随着工艺继续缩小，科学家也在尝试新的解决方案，这里就不提了。二、英特尔干不过台积电和三星？并不是
　　了解到这里，相信大家对半导体的制程工艺已经有了更深刻的认识。
　　但其实，制程工艺，也就是所谓的栅极线宽，并不是影响芯片性能唯一重要的因素。
　　晶体管要做小，芯片性能要提高，并不是只要把栅极宽度做窄就够了。
　　我们再想想，晶体管是什么？在数字芯片里，就是一个个的小开关，控制着 ＂0＂、＂1＂的信号，这样的小开关越多，单位时间里就能做更多次的运算，性能也就越高 。
　　所以我们把晶体管做小的目的，就是要在单位面积里塞进更多的晶体管，换句话说就是提高晶体管的密度。
　　这也是英特尔和台积电、三星们的分歧所在。
　　其实我们一直说 ＂制程工艺就是栅极的宽度＂，这只是一个定义，理论上是这样而已。
　　实际上，在节点技术不断推进的过程中，制程工艺的数字已经和栅极的实际宽度渐渐偏离了 ，只是这个偏离度比较微小。
　　说白了，就是栅极实际宽度越来越达不到制程工艺说的那个数字。
　　例如半导体分析厂商 ChipWorks、Techinsights 以及 Linley Group 都曾对英特尔、台积电和三星的芯片做过测量分析。
　　他们发现，这三家企业的芯片实际栅极宽度都达不到制程工艺号称的数字。
　　例如英特尔的 14 纳米在他们的测量结果中其实为 24 纳米，台积电的 16 纳米测得的结果为 33 纳米，而三星第一代 14 纳米，实际线宽也有 30 纳米。
　　半导体行业咨询公司 The Linley Group 的创始人 Linley Gwennap 在 2016 年也曾对外表示，节点数字和实际栅极宽度偏差的情况确实存在。
　　他说，总体而言，三星当时的 14 纳米差不多相当于英特尔的 20 纳米，称为 17 纳米会更好，而台积电当年的 16 纳米其实也和英特尔的 20 纳米差不多。
　　2019 年，台积电研发负责人黄汉森也曾坦诚，他说：
　　现在描述工艺水平的 XXnm 说法已经不科学，因为它与晶体管栅极已经不是绝对相关，制程节点已经变成了一种营销游戏，与科技本身的特性没什么关系。
　　为什么会造成这种情况呢？台湾的《天下杂志》曾经刊文透露过一些原因，这和我们前面说的 3D FinFET 工艺有一定关系。
　　英特尔最早使用 FinFET 工艺，他们在 22 纳米节点的第三代酷睿处理器上使用 FinFET 工艺，而命名也老老实实地叫 ＂22 纳米 FinFET＂。
　　后来三星和台积电也跟进 FinFET，同样水平的制程节点，没想到三星在用上 FinFET 后来了个骚操作，把节点名字改成了 14 纳米，来凸显新工艺的优势。
　　台积电本来打算跟随英特尔，老老实实命名的，但一看三星改名了，自己也不能吃亏啊，索性折个中，把节点名字改成了 ＂16 纳米＂。
　　于是制程节点 ＂文字游戏＂的魔盒就这么被打开了，其实都是为了营销需要，但效果也很明显，确实有很多人认为台积电和三星的制程技术领先了英特尔。
　　这就让英特尔很被动了，自己整出了新工艺，最后输在宣传上，你说气不气？
　　为这事，英特尔在 2017 年还专门发文，指出半导体工艺在命名上混乱的状况，暗示竞争对手不诚实。
　　他们认为，半导体技术的先进性，不仅和栅极宽度有关，像栅极间距、鳍片间距、最小金属间距等这些参数也不容忽视。
　　这很好理解，大家想晶体管本身就是一个复杂结构的器件，要把它做小，光减少栅极宽度是不够的，得想办法把整体微缩；
　　而且那么多晶体管放在一起，彼此之间的距离肯定也要尽可能压缩，这样才能在单位面积里塞进更多的晶体管……
　　英特尔列举的这一串参数，就是在描述这些。
　　他们还做过对比，同样都是 ＂10 纳米＂，但英特尔的 10 纳米在栅极间距、鳍片间距、最小金属间距这些关键参数的表现上都要优于三星和台积电。
　　这意味着，在单位面积里，英特尔的 10 纳米工艺能塞进更多的晶体管，晶体管数量越多，性能也就越强 。
　　这才是我们把晶体管做小的最终目的。
　　换句话说，如果芯片尺寸不变，能让芯片性能变强的，其实就是 ＂晶体管密度＂。
　　为此，英特尔还专门给出了一个他们认为是衡量半导体工艺水平好方法的公式：
　　这个公式大家不用了解，毕竟三星和台积电显然也并不在意，他们已经在 ＂数字压制＂的游戏中尝到了甜头，回头是不可能回头的。
　　不过老实说，英特尔这边也挺不争气 ，后来在 14 纳米的节点上打磨了 5 年，切切实实给了台积电和三星追赶的机会，后者在 7nm、5nm 甚至 3nm 工艺上的积极布局有目共睹，取得的成绩也很不错，特别是台积电，目前整体工艺水平上已经赶超英特尔，毕竟英特尔的 7nm 还在难产，而台积电已经推到了 5nm，就算命名有水分，但代际之间的差距终归明显 。
　　所以，综上所言，说英特尔已经远远落后台积电、三星，并不准确，因为制程节点的名称已经不能完全代表半导体公司的水平，英特尔虽然在工艺节点上落后了，但也远没有舆论里的那么不堪。
　　但另一方面，当下英特尔着实已经几乎没有优势，压力也确实在英特尔这边。台积电、三星在半导体技术上的进步非常明显，英特尔万一在 10 纳米上再挤几年牙膏，那真的就要被竞争对手甩开了。
　　参考
　　超能网，2017-3-29，《TSMC、三星先进工艺狂飙，Intel说大家能不能诚实点？》
　　曲博彩虹教室，2016-10-8，《HD2_金属氧化物半导体场效应电晶体00723》
　　电子发烧友，2018-06-13，《揭秘纳米制程工艺背后的虚与实》
　　电子工程世界，2016-07-19，《台积电真的超越英特尔？大客户这样吐槽》