北京大学在二维半导体超薄单晶栅介质研究中取得重要进展

　　随着集成电路芯片向亚3纳米技术节点迈进，晶体管中关键尺寸不断微缩，带来更高的开关速度和集成度，但也会导致短沟道效应，严重影响晶体管性能，摩尔定律正逼近物理极限，这使得业界亟需开发新材料和新架构。原子级厚度的高迁移率二维半导体将取代传统硅锗，成为备选沟道材料，而栅介质的等效氧化层厚度（equivalentoxidethickness，EOT）也需微缩至0。5纳米以下。如何有效地将高迁移率二维半导体与高介电常数栅介质集成并极限微缩（EOT0。5纳米）是电子学领域的一个重要挑战。
　　近日，北京大学彭海琳课题组建立了高迁移率二维半导体Bi2O2Se的紫外光辅助插层氧化方法，实现了新型自然氧化物单晶栅介质Bi2SeO5的可控制备，其介电常数高达22，绝缘性能优异。二维Bi2O2SeBi2SeO5基顶栅场效应晶体管的栅介电层EOT可微缩至0。41纳米，突破了二维电子器件超薄栅介质集成这一瓶颈。
　　相关研究成果以亚0。5纳米等效氧化层厚度的二维半导体单晶自然氧化物栅介质（Asinglecrystallinenativedielectricfortwodimensionalsemiconductorswithanequivalentoxidethicknessbelow0。5nm）为题，发表在《自然电子学》（NatureElectronics）。
　　场效应晶体管（FET）是一种晶体管，其中大部分电流的电阻可以由横向电场控制。在过去十年左右的时间里，这些设备已被证明是控制半导体电流流动的非常有价值的解决方案。
　　为了进一步开发FET，世界各地的电子工程师最近一直在尝试减小其尺寸。虽然已经发现这些缩小尺寸的努力可以提高器件的速度并降低功耗，但它们也与短沟道效应相关（即，当FET的沟道长度大约等于其衬底内的源极和漏极结）。
　　这些不良影响，包括势垒降低和速度饱和，可以通过使用具有高载流子迁移率和超薄高k电介质（即具有高介电常数的材料）的2D半导体通道来抑制。已发现将2D半导体与具有相似氧化物厚度的电介质集成是极具挑战性的。
　　北京大学和德克萨斯大学奥斯汀分校的研究人员最近展示了亚0。5nm介电层与二维半导体晶体管的成功集成。他们的设计最终可能为开发更小、更快、更高效的FET铺平道路。
　　之前我们合成了2DBi2O2Se的多晶高（介电常数）原生氧化物电介质，发现其等效氧化物厚度（EOT）可以缩小到0。9nm，但漏电流超过了低功率限制，进行这项研究的研究人员之一彭海琳告诉TechXplore。受二维Bi2O2Se的层状晶体结构和二维材料插层的启发，我们设计了一种插层氧化工艺来保留前驱体的晶格框架，以获得具有更好绝缘性的单晶天然氧化物，以进一步缩小尺寸。
　　为了将他们的电介质与二维半导体集成，彭海琳和他的同事使用了一种称为紫外线辅助插层氧化的工艺。首先，他们利用低压汞灯发出的185nm紫外线（UV）将空气中的氧分子分解为原子氧。
　　随后，他们利用原子氧氧化了二维半导体Bi2O2Se中两个〔Bi2O2〕n2n层之间的（Se）n2层，而不影响〔Bi2O2〕n2n的性质。这一过程导致形成了一个新的层状相，它继承了原始Bi2O2Se样品的单晶〔Bi2O2〕n2n结构。
　　合成后的氧化物被进一步证实是一种单晶原生电介质，并命名为Bi2SeO5，彭海琳解释说。单晶天然氧化物Bi2SeO5具有约22的与厚度无关的高介电常数、超平坦的晶格匹配界面和出色的绝缘性。即使按比例缩小到2。3nm和EOT（等效氧化物厚度，3。9厚度介电常数）低至0。41nm，在1V栅极电压下的漏电流仍低于低功率极限（0。015Acm2），满足下一代晶体管电介质的工业要求。
　　彭海琳和他的同事进行的初步测试产生了有趣的结果。总体而言，他们的研究结果表明，他们创造的材料Bi2SeO5有望用于开发二维晶体管中的超薄高（介电常数）栅极电介质。
　　我们研究中最显著的成就是在顶栅二维晶体管中成功集成了亚0。5nmEOT电介质，这符合2021年国际设备和系统路线图中的电介质基准，彭海琳说。因此，二维电子产品的挑战之一，即与亚0。5nmEOT超薄高电介质的集成，已经被克服。
　　这组研究人员展示了将二维半导体与高k电介质集成的可能性。将来，他们创造的材料和论文中介绍的方法可用于制造不受短沟道效应不利影响的更小、高性能的FET。
　　我们现在将进一步研究Bi2SeO5与其他常见二维材料和金属电极的兼容性，彭海琳补充道。此外，还需要Bi2SeO5或其前体Bi2O2Se的大规模转移工艺，以便将这种超薄高电介质与广泛的二维材料集成。
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