可预置串行序列信号发生器设计与实现

　　实验目的
　　进一步了解时序电路描述方法
　　二重点和难点
　　VHDL语言中时序设计基础
　　VHDL语言中同步时序设计
　　三设备器材
　　稳压电源，万用表，示波器，计算机实验板一块，Quartus2，Synplify8。1
　　四源程序
　　libraryieee；
　　useieee。stdlogic1164。all；
　　useieee。stdlogicunsigned。all；
　　useieee。stdlogicarith。all；
　　entityproduceis
　　port（
　　clk：instdlogic；定义时钟变量sw：instdlogicvector（7downto0）；定义输入变量
　　ld5，ld8：outstdlogic定义输出变量
　　）；
　　end；
　　architectureproducearchofproduceis
　　signalt：integerrange0to9；
　　signalk：stdlogic；定义敏感变量
　　beginbegin
　　if（bnt21）thentlt；0；
　　elsif（bnt11）thentlt；1；elsif（clkeventandclk1）thenelsif（t
　　9）thentlt；9；
　　elsif（tgt；0）thentlt；t1；确定时钟周期，即时序脉冲的长度
　　endif；
　　casetis
　　when0gt；null；
　　when1gt；ld5lt；sw
　　（7）；
　　when2gt；ld5lt；sw
　　（6）；
　　when3gt；ld5lt；sw
　　（5）；
　　when4gt；ld5lt；sw
　　（4）；
　　when5gt；ld5lt；sw
　　（3）；
　　when6gt；ld5lt；sw
　　（2）；
　　when7gt；ld5lt；sw
　　（1）；
　　when8gt；ld5lt；sw（0）；
　　when9gt；ld5lt；k；
　　whenothersgt；null；时序信号赋值
　　endcase；
　　endif；
　　endprocess；
　　ld8lt；clk；
　　end；
　　五思考题：
　　〔预习思考题〕
　　1）怎样在本次设计里面体现出顶层设计和底层设计（解释一下你
　　的功能划分和端口定义）？
　　clk：时钟输入；
　　btn1：异步控制输入，控制序列脉冲发生的开始
　　btn2：异步控制输入，异步复位；
　　Sw：脉冲输入信号，完成序列脉冲的预制
　　ld5：脉冲输出与奇偶校验结果输出
　　Ld8：时钟信号输出；k：信号敏感中间变量；
　　t：敏感信号变量，确定输出序列长度
　　2）怎样保证第一位数据的输出时间与其他数据位的输出时间相
　　等？
　　答：采用同步上升沿的信号输入控制。
　　六、实验内容：
　　用VHDL描述一个8位同步并行预置，串行输出带奇偶校验位的
　　序列信号发生器，完成编译、仿真和下载。
　　要求：
　　1）输入用个拨码开关SW1SW8预置要移位的数，最高位为
　　SW1，最低位为SW8
　　2）用按键BTN1作为预置并开始按键
　　3）用按键BTN2作为系统复位键
　　4）输入时钟选择LOW
　　5）用发光二极管LD8显示输入的时钟信号，利用这个发光二极
　　管调节输入时钟的频率为0。5Hz左右，即亮1秒，灭1秒
　　6）用发光二极管LD5显示输出的序列信号，要求先输出最高位，
　　最后停留在奇偶校验位上
　　7）按下开始键后依次显示拨码开关的各位数，最后显示奇偶校验
　　结果
　　8）前八个数据位每个输出位都要保持相同的时间，最后显示保持
　　在校验位上。特别要注意第一位数据的输出时间。
　　七、实验步骤
　　1、编写源程序并进行编译调试检查仿真逻辑电路图。
　　2、编辑输入电平形式，观察时序仿真波形图，检查输出电平与输入电平之间的关系是否满足电路要求。
　　3、检查无误后下载电路，按规定输入合适二进制数码，检验数码管是否输出正确数码。
　　八、实验问题与分析解答
　　1、实验中发现在第二次预制的信号开始前奇偶校验结果无法保持。
　　分析：源程序中奇偶校验输出的赋值语句位置不恰当。
　　解决：修改源程序，将奇偶校验输出的赋值语句加在输入开始的控制脉冲高电平来临时。
　　九、实验总结与结论
　　总结：本次实验是一个比较综合性的实验，主要是以时序逻辑的设计为主，要求电路在不同的时段，输出的不同的量。既练习了时序计数的方法，也练习了奇偶校验器的原理编程，同时要求有较好的进程逻辑。
　　结论：完成了实验的任务要求，输出准确地显示了时序脉冲信号和奇偶校验的结果，同时也达到了对时序逻辑的设计的掌握的目的。