未来会不会有3纳米1纳米的芯片啊？那1纳米之后是什么？

　　    目前，芯片制程玩家三足鼎立：英特尔、三星、台积电。从市场份额，技术成熟度来看，台积电领先。根据台积电的规划＂3nm年后量产、2nm进展顺利，1nm遥遥无期＂，那1nm之后又是什么呢？下文具体说一说。
　　    什么是制程工艺？
　　    简单回顾一下晶体管的结构，如下图所示。晶体管的工作原理很简单，通电1断电0，实现了计算机的运算。Gate（栅极）相当于闸门，主要负责控制Drain(漏极）和Source（源极）的通断。栅极（Gate）的宽度决定了电流通过的损耗，表现出来就是手机的发热和功耗，宽度越窄，功耗越低，栅极的最小宽度，就是我们所说的XXnm工艺的数值。
　　    原子的大小大约为0.1nm，10nm的工艺要保证一条线上只有不到100个原子，一个原子出现了问题，整个产品就报废了，产品的良品率大打折扣。
　　    芯片制程工艺演进？
　　    目前，最先进的芯片制程工艺是台积电的7nm EUV ，苹果的A13处理器、华为的麒麟990 5G处理器、高通骁龙865处理器都采用了台积电的额7nm EUV工艺。
　　    6nm制程将会在年底量产 ，比7nm加强版多了1层EUV（极紫外光刻）光罩层。
　　    5nm已经准备好了量产 ，相比前辈们，5nm制程增加了更多了EUV光罩层。预计华为的麒麟1020处理器、苹果的A14、高通的骁龙875芯片，将会采用台积电的5nm制程工艺。
　　    3nm制程工艺，将会在明年试产，2022年下半年实现量产。2nm技术预计2024年左右推出 ，而1nm及其更先进的制程工艺仍然在研发中，距离商用遥遥无期，下图显示了制程工艺的技术路线。
　　    2nm、1nm工艺
　　    目前，7nm、5nm制程工艺，采用了Co作为MOL布线材料，以及EUV光刻，是进一步改进的FinFET结构，finFET能力已经探底。
　　    4nm、3nm工艺开始，FinFET结构将会被GAA结构取代，第一代GAA采用了硅纳米片，采用Ru作为布线材料。
　　    2nm工艺，将会采用Forksheet结构。
　　    1nm工艺，将会采用CFET结构，技术细节暂时未知，下图显示了芯片结构工艺的演进。
　　    总之，半导体工艺正在有序推进，今年年底量产5nm，2022年量产3nm，2024年推出2nm，至于1nm仍然遥遥无期，1nm是当前半导体工艺的光锥和视界，没有人知道1nm之后半导体行业会发生什么。也许未来是量子计算、生物计算等等。
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　　【未来会不会有3nm，1nm芯片？我们会不会打破1nm工艺制程的禁锢】
　　中芯国际目前并没有拿到花费2.2亿美元订购的7nm EUV光刻机。但是，我们也知道中芯的N 1技术，已经非常接近7nm工艺。这对于我们来说无疑是一剂强心针，我们知道， 已经实现量产FinFET 14nm工艺芯片，并且在最近还为华为麒麟710A处理器进行了代工。
　　当我们也知道，中芯已经在打造N 1，N 2方案，中芯国际联席CEO梁孟松透露，N+1工艺和14nm相比性能提升20%，功耗降低57%，逻辑面积缩小63%，SoC面积减少55%。这就说明，中芯已经在绕过7nm 光刻机的一些壁垒，再打造属于自己的7nm工艺。
　　当然我们必须要知道的是，光刻机方面的缺失，确实远远制约着我们在芯片技术方面的发展。目前三星，台积电都在不断的挑战摩尔定律，除了在2020年下半年量产5nm工艺，而3nm和2nm技术已经定于2022年和2024年推出，而1nm工艺也在不断研发过程。
　　确实，finFET能力已经需要被新的技术替代，而下一代晶体管纳米片FET出现，给这种突破nm限制，带来了可能。纳米片FET是finFET的扩展。它的侧面是finFET，栅极包裹着它。纳米片的出现，将会使用在在3nm处，并可能延伸至2nm甚至1nm。
　　确实对于1nm等更极限的探知，非常的困难。而在我们目前缺乏光刻机的前提下，似乎给这种困难带来了雪上加霜。
　　有消息称，中科院制造出2纳米芯片，这一个级别的芯片全称为垂直纳米环珊晶体管，实际上就是硅-石墨烯-锗基片。如果消失属实的话，我们可能打破荷兰ASML公司光科技的专利，走出一条不一样的路。
　　我并不认为我们没有打破1nm工艺束缚的可能，而我们现在要做的是，能够光刻机技术的需求下，打破荷兰ASML的束缚。中国有太多的公司，有这样的可能，而我们也期待这样的公司，满足我们这种期盼。
　　你好，我来谈下我的看法。芯片是什么及作用
　　芯片其实就是一个集成电路。芯片制作完整过程包括芯片设计、晶片制作、封装制作、测试等几个环节，其中晶片制作过程尤为的复杂。对于主板而言，芯片组几乎决定了这块主板的功能，进而影响到整个电脑系统性能的发挥，芯片组是主板的灵魂。芯片制作材料及物理极限
　　目前芯片的制作大多都是选择硅材料，目前最顶级的就是7nm规格的。厂商大费功夫的减小规格，缩小了晶体管的面积和功耗，也减小了成本开支。但是这个规格的芯片出现了漏电现象，漏电现象的产生也增加了功耗，各大厂商想尽办法去解决漏电问题，或者说是降低漏电风险。目前芯片规格一旦低于7nm就会出现新的问题，所以目前来说，或者是一定时间内来说，7nm是芯片制造的物理极限。芯片制造新的展望
　　据了解，美国劳伦斯伯克利国家实验室将现有最精尖的晶体管制程从14nm缩减到了1nm，其晶体管就是由碳纳米管掺杂二硫化钼制作而成。不过这一技术成果仅仅处于实验室技术突破的阶段，目前还没有商业化量产的能力。所以这也只是个期待，具体能否商业化大规模量产，还是需要时间的。我国的芯片制造能力
　　我国的芯片产业能力还是比较落的，芯片制造它涉及到的工艺的精密，复杂程度还是远超传统制造的。中国芯片制造厂，80%的装备都是从外国进口的。全球芯片制造领域装备主要来自美国和日本两个国家。另外芯片制造所花费的材料我们也大量依赖进口。有一种材料叫光刻胶需要全部进口。目前我国的半导体材料产业总体规模很小，技术水平也比较低，国产材料的销售规模在这个领域，占不到全球的5%。这个着实和发达国家有比较大的差距。期待国产芯片能够很好的发展，掌握自己的技术！
　　综上，7nm还会是主流规格，科技的进步也需要时间的，越先进的技术难度系数越大，1nm需要很大的一段时间，或许不会实现。还会希望可以帮到你！
　　2019年三星就已经研发出3nm芯片，并预计可以在2022年实现量产，这项技术有望生产出比三星目前的7nm芯片制造工艺功耗低50％的处理器，同时性能提高35％。所以3纳米已经是现实，至于1纳米也在计划中，但是面临的技术和成本的重重压力。
　　所以大多数人认为5nm可能是芯片经济的终点，3nm是芯片物理的终点。
　　＂纳米＂的真正含义
　　CPU是使用光刻技术制造的，其中将CPU的图像蚀刻到一块硅上。完成此操作的确切方法通常称为过程节点，并通过制造商可以制造多小的晶体管来衡量。由于较小的晶体管具有更高的功率效率，因此它们可以进行更多的计算而不会变得过热，这通常是CPU性能的限制因素。它还允许使用更小的裸片尺寸，从而降低成本并可以在相同尺寸下提高密度，这意味着每个芯片可以容纳更多的内核。
　　当然CPU的性能并不能完全根据晶体管的大小而定，在如此小的规模下，这些数字不再那么精确。每种半导体铸造厂的测量方法可能会有所不同，因此最好将它们更多地用作细分产品的营销术语，而不是精确地测量功率或尺寸。例如，尽管数量不匹配，但英特尔推出的10nm节点有望与台积电的7nm节点竞争。
　　对这些晶体管的尺寸的衡量，是判断特定CPU的强大功能的有用度量因素之一。
　　回顾一下半导体行业过去发展的历史
　　让我们从一些背景开始，半导体行业的技术特点决定了，只有最强者会继续存活下去，其余的会被消耗掉。下图描述了该行业在过去70年中的发展历程。
　　基于2019年，全球排名前5位的公司，这些公司控制着约70％的市场份额。这些公司提供绝大多数的CPU、GPU和内存设备。
　　由于当前半导体设备的成本以及新原料价格上涨，新参与者进入这一名单的机会很小。当然在半导体行业的重要程度愈发凸显的今天，在国家的大力支持下，相信很快有中国厂家会进入到这个目录中。
　　英特尔未来芯片制程节点路线图曝光3纳米会有的，准1纳米也是有的
　　在IEEE国际电子设备会议（IEDM）上，一位英特尔的友商，意外曝光了，英特尔即将推出的制造工艺的扩展路线图。
　　这是Intel的原始幻灯片，没有详细介绍哪个年份的哪个节点，但是ASML将这些假设应用于在IEDM主题演讲中呈现的幻灯片。
　　从上面的幻灯片可以看出，英特尔仍然遵循着摩尔定律的指引，只是这种指引和成本无关。
　　我们没有为摩尔定律的终结做好准备
　　1965年，戈登·摩尔做出了预言，它为现代数字革命设定了步伐。从对新兴趋势的仔细观察中，摩尔推断出计算将以指数级的速度显着增加功率，并降低相对成本。这种被称为摩尔定律的见解成为电子行业的黄金法则，也是创新的跳板。作为共同创始人，戈登为英特尔制造出更快，更小，更实惠的晶体管铺平了道路，这些晶体管驱动着现代数字化社会。即使在今日也可以从许多方面感受到持久的影响和收益。摩尔在1965年的预测中，集成电路上组件的数量每年将翻一番，直到1975年达到惊人的65,000个，这是上个世纪以来最大的技术预测。1975年证明正确时，他将摩尔定律修订为每两年将芯片上的晶体管增加一倍。从那时起，他的预测就定义了技术的发展轨迹，并从许多方面定义了发展的轨迹。
　　近年来，许多其他杰出的计算机科学家也宣布摩尔定律已死。2019年初，大型芯片制造商Nvidia的首席执行官表示同意，实际上，与其说是突然死亡，倒不如说是逐渐的下降。在过去的几十年中，包括摩尔本人在内的一些人担心，由于越来越难以制造越来越小的晶体管，他们可以看到终点。多年来，芯片行业设法规避了物理障碍，通过引入了新的晶体管设计以更好地束缚电子。当可见光的波长太厚而无法精确雕刻出只有几十纳米的硅特征时，就发明了使用极紫外辐射的新光刻方法。但是进展变得越来越昂贵。同样，制造最先进芯片的晶圆厂的价格也变得过高。晶圆厂的成本每年以约13％的速度增长，预计到2022年将达到160亿美元甚至更多。巧合的是，计划生产下一代芯片的公司数量现在已缩减到只有3家，从2002年的25家，到2010年的8家。
　　电子行业的黄金法则摩尔定律，总有终结的一天，随着工艺制程减低的难度越来越大，成本越来越高，摩尔定律放缓了它前进的脚步。
　　出于经济成本的现实，对更低制程的追求可能终结
　　随着时间的流逝，在前沿节点上开发芯片的成本飞涨。为了在前沿开发芯片，需要有足够的资金来支持开发成本，这是一个现实问题：只有最大的公司才能负担得起在这些节点上构建芯片的成本。较小的公司只能使用较旧的节点制程。在过去的几年中，随着每个新节点的收益减少以及采用成本的增长，半导体行业越来越难以交付新的工艺节点。随着芯片制程的改进空间变得越来越小，迟早它将变得无法改变。
　　半导体制造公司正在追求难以置信的复杂制造技术和晶体管结构。DUV（深紫外）光刻机还可以支持从45nm到7nm工艺的芯片制程需求，但是已经不能满足日益对更小制程芯片追求的智能手机芯片的需求。所以在芯片制程演进到7nm的时候，EUV（极紫外光）被引入，取代了193nm（DUV）光刻技术，但是这些技术都不便宜。随着开发成本的飙升和改进的作用越来越小，甚至像英特尔这样的公司也将停止追求越来越小的晶体管。成本问题已经开始改变整个半导体行业。随着越来越多的客户转移到新节点上，公司越来越难以证明这些升级的合理性，这就是为什么只有很少的大型代工厂处于领先地位的原因之一。台积电，三星，和英特尔是最后三家领先的晶圆代工厂。
　　业界希望从3nm开始，从当今的Fin FET晶体管过渡到全能栅极FET。在2nm甚至更高的制程下，业界正在研究当前和新版本的全能门晶体管。在这些节点上，芯片制造商可能会需要新设备，例如下一代紫外线（EUV）光刻技术。新的沉积，蚀刻和检查/计量技术也在研究中。不用说，这里的设计和制造成本是天文数字。根据IBS的数据，3nm芯片的设计成本为6.5亿美元，而5nm器件的设计成本为4.363亿美元，而7nm的设计成本为2.223亿美元。
　　可以肯定的是：由于严格的物理限制，商用晶体管的定标不会结束。由于经济现实，这种情况会结束：甚至连英特尔也没有无限的实力。
　　超过3nm的晶体管选项
　　尽管在成本飞涨的情况下芯片扩展速度有所放缓，但业界仍在继续寻找一种新的晶体管类型，这种趋势已经持续了5至10年，尤其是2nm和1nm节点。具体来说，业界正在为3nm之后的下一个主要节点确定并缩小晶体管的选择范围。根据国际半导体技术路线图（ITRS）2.0版，这两个称为2.5nm和1.5nm的节点分别定于2027年和2030年出现。向3nm的迁移已经发生，尽管量产可能需要比预期更长的时间。对于2nm同样如此。除此之外，还不清楚1nm会发生什么。CFET（全包围栅互补场效应晶体管）可能是必经之路。另一方面，芯片缩放可能会结束，或者可能仅限于需要极高密度的小型高性能、高规格芯片或小芯片。
　　根据ITRS路线图，在7nm之后，下一个技术节点是5nm，3nm，2.5nm和1.5nm。这些节点的时序是一个移动的目标，但是，节点名称是任意的，并不反映晶体管的规格。在2纳米工艺上，行业面临一些障碍，从理论上讲，一个2nm的设备将由一个3轨高度的布局组成，但是这种类型的方案很难设想，至少目前是这样。
　　但是，业界还有可能需要全方位的新设备。在高性能计算的复兴中，许多人认为有必要尽可能地推动这项技术的发展。未来，自动驾驶，5G，移动和服务器也将需要更多的功能。因此，在研发中，该行业正在研究2.5nm和1.5nm的几种技术。在这些节点上，行业可以走以下道路：扩展全方位栅极FET或开发更复杂的技术版本，例如互补FET（CFET）和垂直纳米线FET。利用现有的finFET，并用新材料对其进行调整，以创建所谓的负电容FET（NC-FET）。将设备集成到高级软件包中。
　　IC制造商也在寻找替代方案。一种想法是将多个设备放在高级封装中，这样可以以较低的成本提供与缩放设备相同的功能。
　　无论在探索任何新的技术时，都必须意识到现代逻辑产品具有非常苛刻的要求。因此，就目前所能做的事情而言，现在还不确定是否有任何技术真的被证明是赢家。在真正实现之前，一切都是未知。
　　写在最后
　　总而言之，在技术和成本压力面前，半导体行业可能需要一个新的解决方案。但是芯片制造商不想从头开始。相反，他们更喜欢采用现有的工作和制造技术并对其进行改进。
　　以上是我的浅薄之见，欢迎指正，谢谢！
　　看了几个回答都是胡扯。什么迟早会有，还有鼓吹飞米，皮米的。都是毫无根据的瞎掰。
　　目前这种结构的超大规模集成电路，理论上可量产，具有实际商业价值的极限制程就是3纳米。
　　首先目前采用的光刻工艺就很难保证5纳米制程下的较高良品率了。当然光刻工艺还是有改进的余地的。还是能够生产3纳米芯片。再低到1纳米，目前来看没啥希望。
　　万物都是有极限的，芯片也不例外。一旦芯片的线条宽度达到纳米(10^-9米)数量级时，就会引发一系列高热效应。当制程越小，热量堆积越严重，半导体的电器性能就越模糊。量子效应同时也会开始越来越多展现出来，电子遂穿将更严重。
　　另外高频率芯片和门延迟问题也会让芯片内部功耗密度增加到一个传统散热硅芯片无法承受的地步。
　　目前三星在3nm节点设计上采用了GAA环绕栅极晶体管工艺，据说能有效取代FinFET晶体管技术，但是这种技术的成熟度和可靠性还不太确定。能否可靠的量产也还要观望
　　过去我们也曾遇到过好几次半导体工艺的瓶颈，但是技术的进步和材料的改进让我们不断突破一个个难题，引入3D晶体管，引入极紫外光刻工艺，最终发展到了如今的7nm，而3nm被公认为已经达到摩尔定律的物理极限，随着晶体管越来越小，线宽越来越窄，一旦芯片的线条宽度达到纳米(10^-9米)数量级时，就会引发一系列高热效应，从而给芯片的制造带来不利。
　　不过业界仍然可以通过改进晶体管进行突破，比如封装工艺，为了应对这个问题，三星在3nm节点设计上采用了GAA环绕栅极晶体管工艺，此项技术能有效取代FinFET晶体管技术，从而增强晶体管的性能，也就有希望成功进入3nm工艺时代，这样通过持续的改进有望在1nm工艺上进行突破。
　　但是3nm及未来1nm甚至更先进的工艺，面临的最大问题不是技术研发，即便攻克了技术难题，这些新工艺最大的问题在于没人用得起，为了解决工艺问题，这些公司会投入巨额资金研发，同时建设一座3nm或者2nm级别的晶圆厂都是百亿美元起的，其实如今的7nm芯片的设计和制造成本就比过去14nm高了很多，如果到时候芯片能研发出来，制造成本很高的话也是不可行的，所以这几年我们可能会看到半导体工艺进步的放缓。
　　科技在进步，一百年一千年，一万年以后是什么样的，一百万年谁也无法预测，科技是永无止境的发展，所以你提的问题我想说一定能，只是时间问题，或许到时候不用现在的芯片了，可能有更先进的存储方式了，就好比原来拍照都要底片，才能洗出照片，现在手机一拍，直接打印出来了。
　　未来的芯片不是固态的，可能是胶体态的芯片，内部组织转化为多个各种功能的细胞组成，突凸的神经细胞丝代替固态金属丝，胶体内含各功能球形小胶体细胞，不是人体细胞，有老化和代谢性质，未来芯片以生物电做能源，胶体震荡是动能电的本能，未来的硅胶也可能象砂子的石英有压电效应，产生电子，这种自带电能的未来芯片胶体，是随机可变形，不受外部限制的，
　　其实手机芯片的内核是简单内核的，还有就是手机芯片上晶体管数量上和PC端的芯片没法比，主要是散热问题没法解决。我觉得现在的手机芯片已经到天花板了。除非有革命性的新半导体材料出现，不然不会有太大的进步了。现在5纳米芯片手机都5000元起步了，3纳米还不得8000元起步了。再说1纳米已经很接近原子半径了，信号还怎么传播，漏电怎么解决。
　　以后往堆叠方向发展，不会一直要求缩小尺寸