Intel3Intel18A都是啥？英特尔2025制程路线图

　　英特尔CEO基辛格曾经表示，希望在2025年英特尔能够重返产品领导者的地位，而就在上个月，英特尔在活动上正式透露了2025年目标计划，包括未来5代工艺制程节点线路图，通过彪悍的战略意图超越所有竞争对手，顺带还重新定义命名规则。
　　如同80486到奔腾，从奔腾到酷睿，每一次英特尔重大改名决策背后，几乎都会带来一段强劲的技术飞跃。这一次，就让我们抽点时间，聊聊英特尔的2025路线图应该怎么理解。
　　先说结果
　　如果你想简单了解整件事情，那么下面的表格应该可以帮助你最简单了解英特尔的时间节点。与往常一样，英特尔的技术用于生产和零售之间是有区别的。例如每个工艺节点可能存在数年，新的工艺与是否投入到实际产品中仍然要看市场运营状况，这里你可以理解为AMD再加把劲，让英特尔的牙膏挤猛一点。
　　回顾今年早些时候基辛格给出的IDM2。0战略，你可以理解在战略中一共3个要素，分别是：
　　1、加速完成7nm生态构建；
　　2、向台积电等代工厂投出生产橄榄枝；
　　3、重返芯片代工服务。
　　可以看到第一点和第三点英特尔都在着重强调如何贯彻自己的工艺节点开发节奏，基辛格在近期的2021第三季度财报前瞻电话会议中曾表示，目前英特尔每天生产的10nm晶圆已经超过14nm，这标志着英特尔已经实现了向10nm工艺制程的转变。同时在今年6月份，英特尔还表示下一代10nm产品还需要额外的验证时间，以简化2022年在企业级产品上的部署。
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　　仍然需要注意，虽然英特尔一直在强调10nm工艺制程与对等产品的优越性，但台积电7nm和5nm的设计在事实上已经超过了英特尔量产芯片的晶体管密程度，并在出货量上超越了英特尔，这也是为什么基辛格全力推动英特尔内部全面改革，并获得董事会支持的动力所在。
　　PatGelsinger
　　因此这一次路线图的公布就变得非常重要了，这将代表着英特尔未来4年的战略节奏，或者调侃一点说是挤牙膏的进度。从整体上来看，英特尔正在积极改进新品提升进度，以及让技术之间更为模块化匹配更为成熟。
　　在IDM2。0战略中推动整套技术发展的实操人是去年被任命为英特尔技术与制造总经理安凯乐（AnnB。Kelleher），这个部门在2020年7月份成立，专注纯粹的技术开发，安凯乐本人在英特尔已经担任了26年工程师，先后管理过Fab24（爱尔兰），Fab12（美国亚利桑那），Fab11X（美国新墨西哥州），以及在英特尔总部担任过制造与运营部门总经理。
　　AnnB。Kelleher
　　在会议上，安凯乐博士表示，已经在供应商、生态系统学习、组织架构、模块化设计策略、应急计划上做出了重大改变，同时技术团队也将以更精简的方式运行。英特尔将重返技术领先地位目标定义为每瓦性能指标表现，也意味着芯片的峰值性能仍然是英特尔发展战略重要计划的一部分。
　　Fab11X
　　接下来，开始我们的长篇大论。
　　英特尔工艺制程新命名：重新定义有多小
　　英特尔重新命名工艺制程名称目的是更好的符合现在的行业命名方式，显然在营销手段上，打不过对方耍流氓，最有效的方式就是加入对方，并在其中依靠业界领导能力重塑业界规则，这一点英特尔是相当有魄力的。
　　其实在大众认知中，英特尔10nm技术等同于台积电7nm已经不再陌生，2D平面转向3DFinFET的时候，数字表达和物理情况之间再无直接关联，在三星带头下沦为营销工具，这样的混乱已经持续了五年之久。
　　现在我们先把英特尔公布的线路图放出来：
　　2020年，英特尔10nmSuperFin。应用于TigerLake和XeLP独立显卡解决方案SG1和DG1，名称保持不变。
　　2021年下半年，Intel7。应用于AlderLake和SapphireRapids至强可扩展处理器，以前被称为10nmEnhancedSuperFin，相当于10nm制程的晶体管优化产品，每瓦性能相对10nmSuperFin提升10到15。其中AlderLake已经开始批量试产，也就是我们所期待的即将翻盘的12代酷睿。同时在GPU方面，英特尔XeHP也划入Intel7的范畴中。
　　2022年下半年，Intel4。在此之前被称为Intel7nm，应用于MeteorLake和下下一代至强可扩展处理器，目前正在实验室测试阶段。英特尔预计每瓦性能能够比上一代提升20。Intel4主要会在后端制程（BEOL）中使用更多的极紫外光刻（EUV）。
　　2023年下半年，Intel3。此前称为Intel7nm，将增加EUV和高密度库（HighDensityLibraries）的使用。这里英特尔新模块化战略将会起到作用，例如Intel3和Intel4制程将共享一些特性。相对Intel4，Intel3每瓦能够提升约18。
　　2024年，Intel20A。从这里开始就是英特尔制程的转折点，A代表埃米ngstrm，10等于1nm，在此之前被称为Intel5nm。由于英特尔在这个时间点将从FinFET转向RibbonFET，即环绕栅极晶体管设计（GAAFET）方向，原来的5nm称呼其实是不准确的。与此同时，英特尔还在这一代工艺上使用PowerVia技术，将供电模块与计算模块尽可能分离，确保信号不受到干扰
　　2025年，Intel18A。无论是技术沟通会议，还是ChinaJoy2021现场英特尔产品总监的分享，分享细节基本到Intel20A就结束了，但实际上在2025年之后英特尔工艺制程还将迈入Intel18A。这里将使用ASML最新的EUV光刻机HighNA，能够进行更精确的光刻操作。英特尔表示他们已经成为ASML在HighNA方面的主要合作伙伴，现在已经开始测试第一台HighNA模型。
　　如果我们把上述的资料进行简略整理，能够看到一个很清晰的思路：
　　仍然需要注意的是，上面的时间节点只代表工艺节点可能准备就绪的时间，实际产品发布仍然会有变数。例如采用Intel7工艺的AlderLake是今年到明年初CES上市，而SapphireRapids则可能会到2022年。
　　为什么要给制程工艺重新命名？
　　这可能是大多数玩家最关心的一点。无论是英特尔还是对手三星、台积电，用更小的工艺密度名称来展现产品竞争力仍然是主流做法，如果英特尔使用类似台积电、三星奔放的工艺制程命名规则，可能实际操作中市场部仍然需要表达在同等制程称呼下，英特尔的晶体管密度仍然高很多。
　　因此切换命名赛道可能才是一个最理智的做派，并且也能很好表达在工艺节点没有提升的情况下，实际表现仍然有明显的进步。以Intel7为例，原来冗长的名称为10nmEnhancedSuperFin，相当于10nmSuperFin的进阶产品，听起来似乎英特尔又在挤牙膏了。
　　实际上并非如此，比如10nm到10nmSuperFin看似只加长了命名，实际上使用了新的SuperMIM电容器设计，并带来了1GHz以上的频率提升，因此10nmSuperFin到Intel7之间也注定意味最终性能上的变化。从目前的初步判断来看，每一代工艺的进步，至少可以带来5到10的每瓦性能提升，变化很明显。
　　事实上这套命名思路已经被三星和台积电玩的炉火纯青，例如三星会在8LPP节点设计的基础上，不断的优化，进而衍生出6LPP、5LPE和4LPE，只有到3GAE的时候才会完成全新的技术迭代。同样，台积电10nm、7nm实际上是16nm工艺的优化设计，属于同一个工艺制程节点范围内。但如果看英特尔从Intel7到Intel3之间的发展，将会完成2个，以更快的速度完成工艺迭代，也就是英特尔重返巅峰的重要举措之一。
　　说个题外话，如果当年英特尔将14nm改名为13nm，14nm改名12nm，在台积电批量出货5nm产品之前，也许英特尔的处境看起来似乎也没什么太大的问题。
　　ASML扮演关键角色
　　在英特尔的报告中，我们会发现ASML无论在任何时间节点都变得非常关键。由于它是目前世界上唯一一家能够给英特尔提供生产机器的公司，英特尔也注定要在ASML上花费大量的资金，以及持续的技术投入。
　　在这个即将接近上帝穹顶的半导体工艺制程领域里，指望一家独大完全是异想天开，早在2021年，英特尔、三星、台积电都对ASML进行了投资，目的就是加速EUV开发，同时将300mm晶圆迁移到4500mm晶圆上。特别是英特尔的21亿美元投资使他们获得了ASML10的股份，并且英特尔也表示会持续投资直至增加到25的占比。
　　有趣的是，ASML已经在2021年达到了2680亿美元，已经超过了英特尔的市值。
　　台积电在2020年8月份的一个报告中显示，ASML的EUV光刻机中，有50用于前沿工艺，而直至现在英特尔还没有任何产品使用EUV制造，直至Intel4中的后端制程（BEOL）才会加大力度。目前为止，ASML仍然有50台EUV光刻机延迟交付，并计划在2021年生产45到50台EUV光刻机，2022年产量达到5060台，每台设备标价1。5亿美元，安装时间需要4到6个月。
　　ASML的缺货也可能给促使英特尔选择在Intel4发力的原因，但更重要的是，ASML下一代EUV技术，即HighNAEUV将会成为英特尔的主要制造技术之一。NA与EUV光刻机的数值孔径相关，简单的说是在EUV光束击中晶圆之前，可以重新增强光束宽度，击中晶圆的光束越宽，强度就越大，刻画出的电路则越准确。
　　而如果依靠现在的工艺，一般会使用一维或二维光刻特征的双重图案化，亦或者四重图案化来实现类似的效果，但会严重的降低产量，而HighNAEUV则不会遇到这个问题，显然也更符合英特尔的预期。
　　如果一切顺利，英特尔可能会在2024年获得第一台HighNAEUV光刻机，并在随后逐步增加，数量越多，对英特尔的产量和优势也将越有利。
　　翻盘技术点1：RibbonFET
　　拥有更好的光刻机是远远不够的，芯片设计将会成为英特尔重返巅峰的另一个砝码。这里英特尔着重介绍了RibbonFET和PowerVias。
　　在目前的普遍认知中，常规FinFET一旦失去增长动力，整个半导体制造行业会转向GAAFET，也就是Intel20A中提到的环绕栅极晶体管设计（GAAFET）。为了便于大家理解，英特尔将其命名为RibbonFET。
　　RibbonFET的特点是拥有多层灵活宽度的晶体管以驱动电流。与FinFET依赖于源极漏极的多个量化鳍片和多个鳍片轨迹的单元高度不同，RibbonFET允许单个鳍片长度可变，并且允许针对每个独立单元进行功率、性能、面积优化，相当于每一个单元的模块都可以再定义电流，变化更为多样性。
　　资料来自三星
　　英特尔同样也是GAAFET的推动者之一，在RibbonFET的展示PPT中，可以看到同时使用了PMOS和NMOS器件，看起来像4堆栈结构。而堆栈越多，增加的工艺步骤也就会越繁琐。
　　不过与对手相比，英特尔的速度确实有些落后。台积电计划在2nm制程上过度到GAAFET，时间节点为2023年之后，三星则计划在3GAP制程上部署更多产品，时间节点同样为2023年。而英特尔的RibbonFET需要2024年上半年才会付诸实践，并且实际产品还需要再往后延期一段时间。
　　翻盘技术点2：PowerVias
　　PowerVias是Intel20A另一个重要设计之一。
　　现代电路设计是从晶体管层M0开始，向上不断叠加大尺寸额外金属层，以解决晶体管和处理器缓存、计算单元等各个部分之间的布线问题。高性能处理器通常有10到20层金属层，最外层晶体管负责外部通讯。
　　而在PowerVias中，晶体管被放置于设计中间，晶体管一侧放置通讯线，允许芯片之间各个部分进行通讯，所有电源相关的设计放在另一侧，更确切的说，是晶体管背面，也就是我们常说的背面供电。
　　从整体来看，电源部分与通讯部分分开可以简化很多不必要的麻烦，比如电源供电导致信号干扰。另一方面按，更近的通讯距离能够降低能量损耗，运行方式更为高效。
　　当然，背面供电也并非十全十美，它对设计和制造都提出了更高的要求，例如在设计制造晶体管的时候，就必须更早的发现设计和制造缺陷，而不是现在可以供电与晶体管设计交替进行。同时由于供电部分的翻转意味着实际发热的时候，需要考虑热量对信号的影响等等。
　　不过背面供电技术在行业内其实被提出很多年，ARM和IMEC在2019年联合宣布在3nm工艺的ARMCortexA53实现类似的技术，特别是在现在设计下，工艺节点提升开始难以换来对等的高性能，改变设计思路无疑是合理的解决方案。
　　下一代封装：EMIB和Foveros
　　除了工艺节点，英特尔还需要推进下一代封装技术。高性能芯片需求再加上困难的工艺节点开发，都使得处理器不再是单一的硅片，而是无数更小的芯片、模块组合在一起，因此就需要更好的封装和桥接技术。英特尔EMIB和Foveros就是其中的两个。
　　EMIB：嵌入式多芯片互联桥接
　　桥接技术最早给2D平面芯片桥接设计的。通常而言，两个芯片之间的相互通讯最简单的方法是穿过基板形成数据通路。基板是由绝缘材料层组成的印刷电路，其中散布着蚀刻轨道和金属迹线。根据基板的质量、物理协议和使用标准，可以得出传输数据时达到电力、带宽损耗等等，这是最便宜的选择。
　　基板的进阶形式是，两个芯片通过一个中介层桥接。中介层通常是一大块硅片，面积足以让两个芯片贴合。类似于插座一般，硅片对应不同芯片会提供相应的接口，并且由于数据从硅片移动到硅片，功率损失要比基板小得多，带宽也更高，缺点是作为中介层的硅片也需要额外制造，制程通常在65nm以上，并且所涉及的芯片要足够小，否则成本降不下来。
　　英特尔EMIB则正好是中介层硅片以及基板的融合体。英特尔没有使用大型的中介层，而是用小硅片将其嵌入到基板中，从而变成具备插口的桥接器，这使得桥接性能不会受到硅片成本过大，以及基板效率过低的影响。
　　但EMIB嵌入基板其实并不容易，英特尔已经给为此花费了数年时间和资金完善这项技术，并且桥接过程中必然会存在良品率的问题，即使每个芯片桥接都能达到99的林频率，一旦多个芯片同时桥接，则会下降到87。
　　目前已经投放市场的EMIB技术有几款产品，包括StratixFPGA和AgilexFPGA系列，以及前段时间在消费端火热的KabyLakeG，将英特尔CPU和AMDGPU融合。接下来英特尔还计划在超级计算机图形处理器PonteVecchio、下一代至强SapphireRapids，2023年消费级处理器MeteorLake，以及GPU相关芯片使用这项技术。
　　在EMIB线路图上，英特尔计划在未来几年内继续缩小EMIB的触点间距，以获得更多的连接性能。2017年发布的第一代EMIB触点间距为55微米，第二代EMIB将达到45微米，第三代EMIB则可能达到35微米。
　　Foveros：真正的叠叠乐
　　在2019年，英特尔在Lakefield上第一次使用了Foveros芯片到芯片的堆叠技术，虽然Lakefield这款低功耗移动处理器已经停售，但是芯片到芯片堆叠技术开始陆续在其他产品中推广开来。在很大程度上，芯片堆叠与EMIB部分中介层技术相似，所不同的是顶部的内插器、基片需要上一层芯片的完整有源供电。例如Lakefield处理器部分使用的是10nm制程，但诸如PCIe通道、USB接口、安全性以及IO相关则通过22FFL低功耗制程连接。
　　虽然这仍然属于EMIB技术的2D缩放范畴，但实际上这个操作已经完成了完整的3D堆叠，并且功率损失更小，连接性更好，第一代Foveros触点间距为50微米，而第二代Foveros则可以做到36微米触点间距，连接密度增加一倍，最快会在消费级处理器MeteorLake用上。
　　如果你听说过英特尔封装技术，缩写ODI，即OmniDirectionalInterconnect可能听说过，这是一个允许使用悬臂硅的封装技术名称，在Foveros上变成了第三代FoverosOmni。
　　FoverosOmni使得原本第一代Foveros的顶部芯片尺寸限制被取消，可以允许每层多个尺寸芯片叠加。因为FoverosOmni允许铜柱通过基板一直延伸到供电部分，因此解决了大功率硅通孔（TSV）在信号中造成局部干扰的窘境。此时FoverosOmni触点间距降低到25微米。如果一切顺利，FoverosOmni将会在2023年为批量生产做好准备。
　　紧接着第四代FoverosDirect能够将触点间距降到的10微米，密度是FoverosOmni的六倍，并且使用全铜连接，拥有更低的功耗和电阻，推出的时间也在2023年，与FoverosOmni同步，以应对不同成本和情况的解决方案。
　　写在最后：性能突破终有时
　　英特尔给我们描绘了一个2025年的芯片制造的宏伟蓝图，而推动庞大计划背后可能会有数百家供应商与客户的谈判，而为了推进这项计划，英特尔也不惜重金聘请以往在英特尔就职的专家和研究人员，进而推进当前的研究进度。
　　如果想从每瓦功率上有所突破，唯有不断的将工艺、封装、设计向前推进，同时考虑到客户和市场的实际需求，做到多方面平衡相当不容易，但至少，我们看到了英特尔对重返巅峰充满决心。