Cadence的功能仿真工具ncverilog，你了解它吗？

　　作为IC从业者，大家都清楚有三家EDA公司，肯定是绕不过去的，它们分别是Mentor Graphics、Synopsys和Cadence。其中Cadence是一家坐落于美国加州的EDA公司，其产品覆盖了电子设计的全流程。今天我们先来聊一聊这家公司的一款功能仿真工具ncverilog。
　　国内的微电子或者电子专业的学生，一般在学习verilog HDL时候，首先接触的第一款的功能仿真工具是Mentor Graphics的modelsim，并不是ncverilog。但是随着后面设计越来越复杂，我们发现modelsim在仿真的时候，速度越来越慢，所以基本上现在的公司里面，都用ncverilog做功能仿真。
　　当然，modelsim相比ncverilog，具有界面更友好，支持verilogVHDL混合编译等优点，所以在学习阶段使用是比较合适的。两者的对比，不是今天文章的重点，不再赘述。
　　ncverilog支持命令行和图形化两种方式，在实际工作中，我主要以命令行方式进行功能级仿真，用图形化的simvision进行debug调试工作。今天的文章我们主要介绍命令行的使用方法以及参数的含义。
　　ncverilog的仿真运行过程
　　当我们完成RTL的编写，就要使用ncverilog进行功能仿真，看功能是否符合我们的设计预期。那么在使用之前，我们首先来了解一下用ncverilog进行仿真的整个模拟过程。
　　一般在命令行，我们使用以下命令格式，就可以完成ncverilog的调用：
　　ncverilog +option
　　其中option的内容很多，我们稍后再解释。我们首先来解释一下ncverilog这条命令背后的故事。
　　实际上，这里的ncverilog可以分解成ncvlog+ncelab+ncsim三个命令。ncvlog.ncvlog实际上是进行compile的过程，将我们的设计代码（verilog HDL或者VHDL）进行编译，生成一种中间形态的存在形式，并且同时生成一个较大的文件夹INCA_libs，仿真完成之后，为了节省空间，可以删去。（个人类比这个过程为Design Compiler综合时，生成的GTECH类型，两者其实不同，不过在这里这么理解一下无妨）ncelab.实际上进行elaborate的过程，将ncvlog过程中生成的中间状态，构建出一个电路的结构（对应Design Compiler中的elaborate过程）。后面的仿真模拟就是在这个电路结构上面进行。ncsim.这才是开始仿真模拟，真正的启动命令。
　　在学校的时候，老师为了让我们理解整个过程，一般让我们在使用的时候，分成以上三个命令来调用ncverilog，虽然繁琐，但是对我们理解这个工具，确实是大有裨益的。
　　option介绍
　　在使用ncverilog的时候，我们需要在后面添加很多的option，今天我们来介绍几种常用的option。gui.显示图形界面。如果添加这个option，可以显示ncverilog的图形化界面。access+rwc.设置我们读取的文件权限为可读、可写、可连接。notimingcheck.不进行时序检查。一般在我们设计中或者SRAM中都考虑时序，但是我们在功能仿真阶段，一般对时序部分是不关心的，所以在这种情况下，我们可以使用这个option，不进行时序检查，可以加快仿真速度，减小内存开销。define+.一般在设计中，我们会添加很多的define，可以在这里设置打开。timescale.可以设置仿真精度以及仿真单位参数。
　　比较常用就是上面这些，还有很多其他option，大家在使用的时候，可以查询ncverilog相关的资料。所以经过上面的介绍，我们就可以写出一条调用ncverilog的命令：
　　ncverilog +access+rwc +notimingcheck -f file.f
　　其中，file.f为我们设计的RTL list。
　　小结
　　今天这篇文章，主要是向大家介绍了ncverilog的运行过程，以及一些常用的option，希望对刚刚接触ncverilog的同学，会有一点帮助。
　　另外，对于其他的EDA工具，在后面的文章中，我也会不定时给大家介绍，希望大家继续关注。
　　对上面的内容，欢迎大家和我进行讨论。