说人话系列英特尔酷睿12代详解（4）摩尔定律之殇

　　火龙888镇楼
　　众所周知，骁龙888系列是个笑话。搭载骁龙888的安卓手机，发热大，耗电快，性能峰值上不去，结合在一起用一个词概括：废物。当然这不是高通第一次如此头铁了。上一次这么热，是7年前的骁龙810，因为过热造成体验降级，直接把索尼LG等一堆高价日韩系手机干没了市场份额。而上上次这么热，是13年前，超频到800MHZ的高通MSM7225系列，直接让还能继续战斗1年的windowsMobile6.5系统手机全线提前市场消失。所以说，高通是有原罪的(确信)。
　　那问题来了，为何骁龙888采用的三星5nm工艺，包括骁龙810采用的台积电20nm工艺，MSM7225系列采用的第一代台积电65nm工艺，都这么热？芯片制程不是越小越好嘛？
　　摩尔规律
　　大家都知道一个摩尔定律，其实就是戈登摩尔总结的半导体发展规律，版本很多，但是显然英特尔那边的说法是，每24个月，半导体晶体管规模跟性能要翻一倍。结合本系列前几篇的说法，确实如此嘛，从1960年代开始，芯片晶体管跟频率都在不断增加。半导体工艺也越缩越小，确实如此。
　　60年来晶体管翻了6万倍
　　晶体管结构在物理层面足够大的时候，不断缩小是可行的。但是如果晶体管达到一个非常小的规模的话，比如达到一个很小的程度，小到不能阻止电子漏出通道的程度，那这个工艺本身就会发热漏电耗电严重了。而这个节点，并不是眼前的什么1nm之类＂先进工艺＂，而是20世纪初的65nm工艺。从1996到2005年10年时间，65nm工艺困扰了人类很久，始终无法低成本量产65nm芯片，无论IBM，英特尔还是AMD。而当时的大量芯片，都卡在90nm工艺接近10年，比如ARM789全线处理器，游戏机，甚至包括英特尔自己的PXA移动处理器系列。有个常识就是，65nm并不比90nm工艺更省电，甚至静态功耗还要多，这就是高通MSM72XX系如此拉垮的原因。这样可以快进到芯片制造现在面对的更大的一个问题，量子隧穿效应下2nm能不能实现都是疑问。
　　某百科的原话：隧穿电子是指发生隧穿的 电子(废话)。隧穿效应是一种 量子特性，是电子等 微观粒子能够穿过它们本来无法通过的＂墙壁＂的现象。这就说的很明白了，当＂墙壁＂的＂缝隙＂足够电子乱窜，特别是＂墙壁＂的＂砖头＂足够小的时候，那墙壁就失去了作用嘛。65nm时代就有低配版的这个问题出现，解决时间是10年。
　　量子隧穿
　　以2000年前后来说，传统芯片制造模式，是以IBM技术指导路线加整个日本工艺技术生产经验定义的。整个芯片内部电路排布，从头到尾都是平面铺开设计的。这也是传统意义上的电路布局嘛。特别是尼康佳能的光刻设备阵列，也是这个思路一路延伸。但是如果芯片缩小到了一个程度，电子泄漏，电路通电会收到互联线的磁场干扰，这会让频率上不去。这就是串扰(crosstalk)，以及噪声(noise)， 这也是当时英特尔宣布不玩频率战争的一个理由。
　　如何解决呢？英特尔引入了应变硅+HKMG技术。而AMD引入了掺铜绝缘硅技术，大大降低了芯片内部漏电率跟受到的电磁影响，再加上FPGA公司都在推行可编程功耗(Programmable Power)的方法，这一套软件硬件同步进步，加上标准改变新的供应链体系改变，行成了完善组合拳，从而理论上能把半导体制造工艺一路推进到32nm制程。而比较著名的代工厂台积电也学习AMD的铜互联方案，终于在2007年搞定了65nm工艺。这也有了别的问题，日美半导体标准决战，最终欧美技术胜利，曾经风头无两的日厂从此沦落，截至现在都在液晶硬盘领域苟延残喘。
　　上了书本的应变硅技术
　　既然解决了眼前的问题，那就在平面晶体管制造上继续快进。时间来到了2010年，如何进行32nm下一代的设计，英特尔花了很多心思。实际上，平面铺设晶体管在10年前就早已提前宣布了走到了尽头，不过这一天总会来的。英特尔祭出了大杀器——3D晶体管(其实就是FinFET结构啦)。
　　平面跟3D晶体管对比
　　实际上，22nm已经无法用正常的命名法看待了。英特尔22nmFinFET工艺的栅极长度并没有比32nm平面制程短多少，但是单位面积集成的晶体管确实翻倍了。 而长期在28nm无法突破的台积电也发现了新大陆，转向了3D结构芯片设计，从而最终倒腾出来了TSMC16nm工艺。
　　英特尔32对比22nm
　　看图吧，一目了然。就这么继续堆叠下去理论上甚至可以达到硅基芯片的尽头。英特尔制造14nm芯片，技术路线相比22nmFinFET并没有突破多少，而是采用了大力出奇迹的方法——多次光刻，这就是英特尔(也不止它一家)的多重曝光技术。
　　理解没？就是真的多次光刻
　　密度太高，而电路精度不够咋办？好办，缝隙里也刻，不行就多来几次。应付14到14+到14+++++都可行，但是面对10nm以下的精度，光刻次数要翻几倍，消耗的电力，供水，光罩数量越来越可怕。这些都能接受，但理论指导带来不了的是，多次光刻的问题是误差。几十亿晶体管，哪怕一个步骤一个错误，一点儿偏移，芯片就报废了。如果是5次6次曝光呢？良品率上不去，这才是问题，毕竟隔壁台积电都用上极紫外光刻了不是。这也是酷睿连续6代都在14nm徘徊的原因。
　　本期结束，下期终于要讲酷睿12代的核心设计了！