祭出摩尔定律2。0指引封装方向，支撑台积电封装野心的技术有哪些

　　台积电的3D Fabric先进封装平台由Chip Stacking和Advanced Packaging两部分组成，前者就是所谓的前道芯片堆叠技术，由CoW和WoW组成SoIC技术平台，也就是系统整合芯片技术，将多个小芯片Chiplet整合在一个面积更小与轮廓更薄的系统单芯片，就像一整个硅片一样，典型特征是没有用到后端封装中用到的凸点技术。后者是传统意义上的后道封装技术，由InFO和CoWoS两大核心技术组成：
　　资料来源：台积电3D Fabric技术平台，公司官网整理，阿尔法经济研究台积电力推的SoIC 2035年或实现微米内互连
　　台积电在2018年4月的第24届年度技术研讨会上首次对外公布了SoIC多芯片堆叠技术。SoIC技术提供CoW和WoW两种键合方式，前者是将芯片通过Chip on Wafer的方式连接至硅片，可形成超高密度垂直堆叠，具有高性能、低功耗和最小RLC等特点；后者是通过晶圆堆叠工艺实现异构和同质3D硅集成，紧密的键合间距和薄TSV可实现最小寄生效应，从而获得更好的性能、更低功耗、更小延迟和更小尺寸，适用于高良率节点和相同芯片尺寸的应用或设计，甚至支持3D集成：
　　资料来源：台积电CoW和WoW技术，公司官网整理，阿尔法经济研究
　　台积电的SoIC集成的芯片在系统性能上优于原始的SoC，还可提供集成其他功能的灵活性。台积电指出，SoIC将可满足云、网络和边缘应用中不断增长的计算、带宽和延迟要求，CoW和WoW也为混合和匹配不同芯片功能、尺寸和技术节点提供出色的设计灵活性：
　　资料来源：台积电SoIC技术性能优势，公开资料整理，阿尔法经济研究
　　基于SoIC的3D芯片堆叠技术是台积电先进封装技术重点之一，公司在CoW方面正在开发N7-on-N7和N5-on-N5等技术，TSV的间距也将从9微米缩减到4.5微米。WoW方面开发的技术是Logic-on-Deep Trench Capacitor。研发进度上预计将于2022年推出基于N5工艺的SoIC封装技术：
　　资料来源：台积电3D SoIC技术开发进度，公开资料整理，阿尔法经济研究
　　在今年8月22日举行的年度Hot Chips大会上，台积电Pathfinding for System Integration副总经理余振华回顾了SoIC、InFO和CoWoS等台积电先进封装技术，并公布了CoWoS封装技术路线图和SoIC芯片互连技术路线图，预计将在2035年前或实现微米内SoIC互连，在1微米内台积电的CoW可以直接集成成SoIC bonding工艺和SoC后端互连：
　　资料来源：SoIC芯片互连技术路线图及Sub-微米CoW互连特点，公开资料整理，阿尔法经济研究
　　SoIC互连技术缺点是堆叠设计必须与其他芯片共同设计并且在最开始芯片设计方案就需要确定下来，而像英特尔EMIB此类微凸互连只需要后期把芯片连在一起，因此SoIC技术不利之处在于堆叠设计必须彼此协同设计。SoIC的热电阻相比微凸连接降低了35%，因此虽然技术上相对来说更为复杂，但在热阻上有很大的优势，再加上较高的集成密度，这也是台积电力推的原因：
　　资料来源：台积电SoIC与3D IC和微凸点性能比较，公司官网整理，阿尔法经济研究
　　在Hot Chips大会上余振华提到，通过堆叠2D单元或3D层，SoIC除了能实现更多的内存容量和功能，还可以通过更换热界面材料的方式让芯片封装热阻不断降低，3D堆叠中积累热量的热能瓶颈（Thermal Wall）也得以更好地解决。多项新方案破除InFO技术瓶颈
　　台积电后道两大封装技术InFO和CoWoS中，InFO即集成扇出晶圆级封装技术，是一个具有高密度RDL和TIV特性、可实现高密度互连的2.5D集成技术，最初于2012年提出，2016年苹果推出的A10采用InFO技术，苹果也成为台积电InFO第一个客户。
　　InFO封装技术允许芯片在SoC的标准平面之外扇出额外的连接增加IO接口，这意味着虽然芯片逻辑区域可以很小，但芯片要比逻辑电路更大以容纳所有必需的引脚输出连接。
　　资料来源：InFO与FLWLP、FOWLP差别对比，公开资料整理，阿尔法经济研究
　　台积电针对不同应用场景推出了InFO-PoP、InFO-oS和InFO-AiP等不同版本。InFO-PoP也就是InFO-R，是业界第一个3D晶圆级扇出封装技术，具有高密度RDL和TIV，可将移动AP和DRAM封装堆叠集成到移动应用中，在手机SoC中获得应用。与FC-PoP相比，InFO-PoP由于没有采用基板和C4凸点，因此具有更薄的外形和更好的电气性能及热性能。2018年台积电推出InFO-oS，该技术用于并排封装两个芯片，芯片与芯片之间的互连为2微米，芯片之间间隙小于70微米：
　　资料来源：台积电InFO-PoP与oS结构对比，公开资料整理，阿尔法经济研究
　　InFO-oS即InFO-L于2018年量产，主要面向高性能计算HPC。InFO-oS允许在芯片和微凸点之间添加RDL，以便将多个芯片封装在一起，提高更高密度来节省芯片面积。另外台积电还通过在InFO-oS上加入LSI将芯片线宽和间距进一步缩小，也就是所谓的InFO-LSI技术：
　　资料来源：台积电InFO-L/LSI技术，公开资料整理，阿尔法经济研究
　　此外公司还正在研发InFO-I技术，其特点是使用局部的硅互连将多个InFO芯片连接在一起。目前这项技术仍在研发中。
　　不过因为InFO-oS中使用了基板，随着高速运算需求，基板面积与RDL层数会不断增加，但基板的绳产量率与耗电逐渐成为产业发展的瓶颈。为此台积电提出了InFO-SoIS方案，在其中通过整合超大尺寸InFO和整块的基板来提供高良率和高可靠性以及高性能和高效率：
　　资料来源：台积电InFO-SoIS技术特点，公开资料整理，阿尔法经济研究
　　此外余振华在Hot Chips会议上还提到另一种技术路线InFO-SoW，这是业界第一个全晶圆异质集成技术，尺寸较为紧凑，带宽密度为FC MCM的2倍，PDN阻抗为FC MCM的3%，热处理上因为其具有可扩展的POC热处理方案，功率密度仅为1.2W每平方毫米，因此在带宽密度、阻抗等方面具有较为显著的优势：
　　资料来源：台积电InFO-SoW技术特点，公开资料整理，阿尔法经济研究
　　台积电针对5G毫米波系统集成专门开发了InFO-AiP天线封装技术，通过在RDL中实现插槽耦合贴片以及模塑化合物本身中的嵌入式RF芯片来降低芯片和天线之间因互连或链路导致的严重传输损耗。与FC AiP相比，InFO-AiP技术性能提高15%，热阻和厚度分别降低15%和30%：
　　资料来源：台积电InFO-AiP封装技术特点，EETOP，阿尔法经济研究台积电靠引以为傲的CoWoS要定义未来行业发展方向
　　CoWoS是台积电推出的一种2.5D封装技术，先将芯片通过CoW封装在晶圆上，然后再将CoW芯片与基板连接，整合成CoWoS。CoWoS可以把多颗芯片封装在一起，通过Interposer互连，达到封装体积小、功耗低和引脚少的效果，主要用于HBM。
　　从2012年台积电首次发布这项技术以来，公司会同客户对这项技术进行多次强化，Interposer最大面积从约1070平方毫米扩展到约1700平方毫米，更大面积的Interposer可以封装下更多的HBM模组，从而提供更高的内存带宽。最新的CoWoS可以将6枚HBM封装在一起，最大容量达到96GB，带宽可高达2.7TB/s，比2016年提高了2.7倍：
　　资料来源：台积电CoWoS技术结构，公开资料整理，阿尔法经济研究
　　台积电的CoWoS目前有CoWoS-S、CoWoS-R和CoWoS-L三个路线，其中CoWoS-S中的S代表硅中介层Interposer，目前已经更新到第四代，Interposer面积达到1700平方毫米。第五代CoWoS-S的Interposer面积达到2400平方毫米，由于采用新的热界面材料和TSV技术，在导热和互连性能上均有所提升，可用于chiplet、SoIC和第三代HBM3的整合。
　　根据台积电CoWoS路线图，公司将于今年晚些时候发布第五代CoWoS-S技术，相比第三代晶体管数量增加20倍，Interposer面积提升3倍，可封装8个128GB的HBM2内存和2颗大型SoC内核，将进一步推进高性能计算机HPC的发展：
　　资料来源：CoWoS-S技术，公开资料整理，阿尔法经济研究
　　CoWoS-S是以HBM+ASIC的组合实现，因此台积电正以此为标准架构实施一个称为CoWoS-S STAR的技术路线，将使客户能在针对2/4/6HBM堆栈的特定设计协议内工作，最小化中介层的尺寸，还可以加快产品上市时间和提高良率。
　　CoWoS-L是另一种变种技术，使用了局部硅互连和RDL，这项技术与英特尔的EMIB技术类似，可将两个硅芯片本地连接在一起。不过相比早已量产的EMIB，台积电的CoWoS-L还处于预认证阶段。CoWoS-L用于异质集成，可以利用InFO和CoWoS集成硅桥、被动元件等，通过RDL优化芯片性能：
　　资料来源：CoWoS-L技术及特点，公开资料整理，阿尔法经济研究
　　余振华指出，芯片间内部连接密度的持续增加能否支持chiplet集成与异构整合技术的持续进步，为此台积电提出了新的3D ID路线图，提议3DID每两年增加两倍，以满足功能和功耗的目的，这也被视为摩尔定律的2.0版本，试图有效引领业界的研发：
　　资料来源：台积电3DID技术路线图，公开资料整理，阿尔法经济研究
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